CLK不是反射波信号，它有较强的驱动能力。CLK对驻留在PCI总线所有的设备来说都是输入信号，它为所有的交易包括总线仲裁提供时序。系统在时钟信号的上升沿采样PCI设备的输入，所有PCI时序参数都是根据时钟信号的上升沿确定的。 　　在PCI总线上的所有操作必须与CLK同步，时钟信号的频率范围是0MHz~33MHz。或33.33MHz~66.66MHz。而66M时钟仅支持3.3V的信号环境。时钟仅在节省电源状态下才会停止。 　　 　　RST#被置为有效状态以后，所有PCI的输出信号被驱动为开始状态。一般情况下，信号为三态状态，下列情况除外： 　　・ SERR# 信号浮空。 　　・ 在复位期间，为了防止AD总线、C/BE总线和PAR信号浮空，由CPU将他们驱动为低电平。