2、V流水线L2 cache读不命中(目标地址0000008CH~0000008FH） 　　为U流水线的猝发读操作完成以后，Pentium处理器自动插入一个空闲周期，然后开始为V流水线的猝发读。由于流水线V的目标地址不在L2 Cache中，L2 cache控制器将CPU的地址、总线周期类型定义信号和ADS#传到存储器系统总线上，NCA（Non-Cacheable Address）逻辑和存储器子系统分别送回KEN#、BRDY#和WB/WT#。与对L2 Cache的猝发读不同的是，主存储器DRAM的访问时间比SRAM长，DRAM的猝发读需要2个T状态（图5-16）。在第一个数据周期（T2），BRDY#为无效状态，到第二个数据周期，BRDY#、KEN#信号以及来自存储器的数据才被驱动为有效状态。所以对主存储器的猝发读通常需要8个T状态。