5.2.5 猝发总线周期 　　接到了2个Cache行填充请求以后，目标地址能够进行高速缓存，处理器就通知L2 Cache控制器对L2 Cache进行访问，看L2 Cache中是否存在目标存储器地址的副本。访问过程与L1 Cache基本相同。不同的是对L2 Cache的操作是在处理器片外进行的，需要启动总线周期。假定出现两种情况：流水线U要访问的目标地址存在于L2 Cache中，即U流水线 L2 cache 命中。流水线V的目标地址不在L2 Cache中，即V流水线 L2 cache 不命中，需要启动对主存储器的访问。前面曾经提到对L2 Cache和主存储器的操作控制是由L2 cache完成的，当CPU启动一个总线周期，L2 cache控制器将CPU发出的信号传递到L2 cache控制器的外总线上，并将存储器的某些信号回送给CPU。在讨论中我们将不再说明这一过程，而直接叙述处理器和存储器的关系。