图2-18（a）插入一个Tw时CPU的READY信号 　　　　　　　　图2-18（b）插入一个Tw时的RDY信号 　　　　　　　　图2-18插入一个Tw时的READY信号 　　 　　正如本章前面所提到的，READY输入为较慢的存储器和I/O器件产生等待状态。一个等待状态TW是一个额外的时钟周期，在T3和T4之间插入，以延长总线周期。若插入一个等待状态，则存储器存取时间由通常的460nS（在5MHz时钟下），延长一个时钟周期(200nS)至600nS。 　　在需要插入等待周期TW的时候，要在CPU的READY管脚上输入一个负脉冲，READY信号有严格的定时要求。图2-18的时序图表明READY引起了一个等待状态TW，它相对于系统时钟的建立时间和保持时间的要求。以8086 CPU 为5MHz主频为例，必须在T3开始之前至少8个ns使READY变为低电平，该低电平需要维持到T3的上升沿之后至少30ns。 　　如果只需要插入一个TW，就需要在下一个T状态（该T状态应该是TW状态）的上升沿之前至少119ns使READY变高。READY信号是通过时钟发生器8284A同步以后传递给CPU的READY端的。图2-18 READY斜线部分表示信号可高可低。如果需要插入2个或2个以上TW，可以使READY在T3和TW期间一直保持低电平，撤消低电平的原则不变。这个操作的定时由8284A时钟产生器内部的READY同步电路来实现。