图2-16是8288总线控制器的结构框图。8288是20管脚的与8086配套的总线控制器。它由状态译码电路、控制逻辑、命令信号发生器以及控制信号发生器组成。状态译码电路将CPU的总线周期状态信号S2、S1、S0译码，确定当前总线操作的类型，在控制逻辑的作用下，由命令信号发生器产生命令信号存储器读写MRDC#、MWTC#，，I/O读写IORC#、IOWC#， 以及中断应答信号INTA#。由控制信号发生器产生地址锁存使能ALE、数据信号使能DEN和数据流向控制DT/R#。控制信号发生器还生成一个输出信号MCE/PDEN#，当控制逻辑的I/O总线方式控制信号IOB输入不同时，MCE/PDEN#的作用不同，分别为（中断控制器）主片级连使能MCE（Master Cascade Enable）和外部设备数据允许PDEN# (Peripheral Data Enable)。控制逻辑有4个输入端，时钟信号CLK、地址使能AEN#、命令信号使能CEN、IO总线方式控制信号IOB。 　　系统为单处理器时，IOB接地，此时， 8288的MCE/PDEN#为中断控制器8259的主片级连使能MCE信号，这个信号作为包含多个8259中断控制器的系统8259主片和从片级连信号CAS0、CAS1、CAS2的控制信号。系统为多处理器系统配置时，IOB接+5V，8288的MCE/PDEN#作为PDEN#信号，它用做数据总线收发器的使能信号。